캐리 신호 계산
Generate (G)와 Propagate (P) 신호:
- $G_i = A_i \cdot B_i$
- $P_i = A_i \oplus B_i$
캐리 신호:
$C_1 = G_0 + P_0 \cdot C_0$
$C_2 = G_1 + G_0 \cdot P_1 + P_1 \cdot P_0 \cdot C_0$
$C_3 = G_2 + G_1 \cdot P_2 + G_0 \cdot P_1 \cdot P_2 + P_2 \cdot P_1 \cdot P_0 \cdot C_0$
$C_4 = G_3 + G_2 \cdot P_3 + G_1 \cdot P_2 \cdot P_3 + G_0 \cdot P_1 \cdot P_2 \cdot P_3 + P_3 \cdot P_2 \cdot P_1 \cdot P_0 \cdot C_0$
캐리 신호 계산 과정:
내부 캐리 신호 계산:
- 각 내부 캐리 신호 $C[i]$는 Generate 및 Propagate 신호를 이용하여 계산
- $C[i] = G[i-1] \lor (P[i-1] \cdot C[i-1])$
최종 캐리 출력:
- 최종 캐리 출력 $C_{out}$은 내부 캐리 신호의 마지막 비트를 사용하여 계산
- $C_{out} = C[N]$
합 계산:
- 각 비트의 합은 Propagate 신호와 내부 캐리 신호를 XOR 연산하여 계산
- $S_i = P_i \oplus C_{i-1}$
Carry-LookAhead Adder 설계
'Verilog-Basic' 카테고리의 다른 글
Encoder/Decoder 설계 (0) | 2024.07.13 |
---|---|
ALU(Arithmetic Logic Unit, 산술 논리 연산 장치) - ALU 74181 설계 (0) | 2024.07.11 |
Multiplexer (MUX, 멀티플렉서)/Demultiplexer(Demux) 설계 (0) | 2024.07.10 |
Ripple Carry Adder (리플 캐리 가산기), n bit full adder 설계 (0) | 2024.07.09 |
1-Bit half adder, full adder (반가산기, 전가산기 설계) (0) | 2024.07.09 |