MNIST MLP Hardware Accelerator - Streamline

전체 코드 링크DSD_MNIST_Streamline 프로젝트프로젝트 개요본 프로젝트는 MNIST 데이터셋을 기반으로 5개의 레이어로 이루어진 MLP 추론을 FPGA에 구현하는 것입니다.각 계층은 local_ctrl, PU, temp_bram 구성으로 이루어져 있으며, Zybo Z7-20 보드를 사용합니다.CPU vs FPGA 성능 비교CPU 처리 시간: 0.000890초 (890,000 ns)FPGA 처리 시간: 69.992 ns속도 향상: 약 12.72배 빠름시스템 구조각 계층은 다음 구성요소를 포함합니다:local_ctrl: 입력 제어 로직PU: 데이터 연산 유닛temp_bram: 연산 결과 임시 저장소시뮬레이션 결과각 계층의 시뮬레이션 결과는 아래와 같습니다.Layer 1Layer 2Layer 3L..

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• · 2025. 5. 23.
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MNIST CNN 가속기 설계 - FPGA 보드 설계

전체 코드 링크MNIST CNN 가속기 설계타겟 모델 구조본 프로젝트에서 사용된 CNN 모델은 MNIST 숫자 분류에 최적화되어 있으며,Convolution 레이어, ReLU, MaxPooling, Fully Connected (FC) 레이어로 구성되어 있습니다.정확도와 하드웨어 구현 효율성 사이의 균형을 고려하여 설계되었으며,FPGA 및 ASIC 구현에 적합한 구조를 가지고 있습니다.개발 툴 및 플랫폼개발 툴: Xilinx Vivado Design Suite타겟 보드: Zynq-7000 SoC (Zynq Z7-20)시뮬레이션 및 공동 검증: Vivado Simulator, MATLAB호스트 통신: Xilinx SDK (UART 터미널 테스트용)프로그래밍 언어: Verilog HDL본 프로젝트는 Viva..

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• · 2025. 5. 15.
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