MNIST MLP Hardware Accelerator - Streamline

전체 코드 링크DSD_MNIST_Streamline 프로젝트프로젝트 개요본 프로젝트는 MNIST 데이터셋을 기반으로 5개의 레이어로 이루어진 MLP 추론을 FPGA에 구현하는 것입니다.각 계층은 local_ctrl, PU, temp_bram 구성으로 이루어져 있으며, Zybo Z7-20 보드를 사용합니다.CPU vs FPGA 성능 비교CPU 처리 시간: 0.000890초 (890,000 ns)FPGA 처리 시간: 69.992 ns속도 향상: 약 12.72배 빠름시스템 구조각 계층은 다음 구성요소를 포함합니다:local_ctrl: 입력 제어 로직PU: 데이터 연산 유닛temp_bram: 연산 결과 임시 저장소시뮬레이션 결과각 계층의 시뮬레이션 결과는 아래와 같습니다.Layer 1Layer 2Layer 3L..