coding-verilog
close
프로필 배경
프로필 로고

coding-verilog

  • 분류 전체보기
    • Verilog-Basic
    • Verilog-Intermediate
  • 홈
  • 태그
  • 방명록
9 Bit Parity Generator 설계

9 Bit Parity Generator 설계

전체 코드 링크  Parity Bit란? 우선 Parity Bit (패리티 비트) 란 무엇일까?패리티 비트는 시리얼 통신에서 정보가 송신, 수신 되는 과정에서 데이터에 오류가 생겼는지를 검사하기 위해서 사용되는 오류 검출 코드(error detecting code)이다.1로 된 비트들의 개수가 항상 짝수 또는 홀수가 되도록 Byte(바이트)의 끝에 붙인다.   Even Parity Bit (짝수 패리티 비트) : 전체 비트열 내의 비트 1의 개수가 짝수가 되도록 패리티비트를 추가하는 것이다.예시) 8비트 Data 01010001의 경우 1의 개수가 3개로 홀수이므로,         짝수 패리티 비트는 1이 되며 전체 비트는 010100011이 된다.Odd Parity Bit (홀수 패리티 비트) : 전체..

  • format_list_bulleted Verilog-Basic
  • · 2024. 7. 15.
  • textsms
  • navigate_before
  • 1
  • navigate_next
공지사항
전체 카테고리
  • 분류 전체보기
    • Verilog-Basic
    • Verilog-Intermediate
최근 글
인기 글
최근 댓글
태그
  • #9bit parity generator
  • #mnist
  • #Verilog
  • #패리티생성기
  • #hw가속기
  • #FPGA
  • #cla adder
  • #z7-20
  • #all bit zero detection
  • #carrylookahead
전체 방문자
오늘
어제
전체
Copyright © 쭈미로운 생활 All rights reserved.
Designed by JJuum

티스토리툴바