MNIST MLP Hardware Accelerator - Streamline

전체 코드 링크DSD_MNIST_Streamline 프로젝트프로젝트 개요본 프로젝트는 MNIST 데이터셋을 기반으로 5계층 구조의 디지털 신호 처리 시스템(DSP)을 FPGA에 구현하는 것입니다.각 계층은 local_ctrl, PU, temp_bram 구성으로 이루어져 있으며, Zybo Z7-20 보드를 사용합니다.CPU vs FPGA 성능 비교CPU 처리 시간: 0.000890초 (890,000 ns)FPGA 처리 시간: 69.992 ns속도 향상: 약 12.72배 빠름시스템 구조각 계층은 다음 구성요소를 포함합니다:local_ctrl: 입력 제어 로직PU: 데이터 연산 유닛temp_bram: 연산 결과 임시 저장소시뮬레이션 결과각 계층의 시뮬레이션 결과는 아래와 같습니다.Layer 1Layer 2La..

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• · 2025. 5. 23.
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MNIST CNN 가속기 설계 - FPGA 보드 설계

전체 코드 링크MNIST CNN 가속기 설계타겟 모델 구조본 프로젝트에서 사용된 CNN 모델은 MNIST 숫자 분류에 최적화되어 있으며,Convolution 레이어, ReLU, MaxPooling, Fully Connected (FC) 레이어로 구성되어 있습니다.정확도와 하드웨어 구현 효율성 사이의 균형을 고려하여 설계되었으며,FPGA 및 ASIC 구현에 적합한 구조를 가지고 있습니다.개발 툴 및 플랫폼개발 툴: Xilinx Vivado Design Suite타겟 보드: Zynq-7000 SoC (Zynq Z7-20)시뮬레이션 및 공동 검증: Vivado Simulator, MATLAB호스트 통신: Xilinx SDK (UART 터미널 테스트용)프로그래밍 언어: Verilog HDL본 프로젝트는 Viva..

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• · 2025. 5. 15.
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오버플로우(overflow)란?

오버플로우(Overflow)란?오버플로우는 컴퓨터 연산에서 값이 표현할 수 있는 범위를 초과하여 발생하는 오류이다. 보통 정수형 연산에서 발생하며, 특히 부호 있는 정수(signed integer) 연산에서 중요한 개념이다.1. 오버플로우 발생 조건오버플로우는 다음과 같은 경우에 발생할 수 있다.덧셈(Addition)같은 부호의 두 수를 더했을 때, 결과가 표현할 수 있는 범위를 초과하는 경우뺄셈(Subtraction)서로 다른 부호의 두 수를 뺐을 때, 결과가 표현할 수 있는 범위를 초과하는 경우곱셈(Multiplication)두 수를 곱했을 때, 결과가 표현할 수 있는 범위를 초과하는 경우하지만 보통 덧셈과 뺄셈에서 오버플로우를 먼저 고려한다.2.  2의 보수에서 오버플로우 발생 조건컴퓨터에서 정수는..

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• · 2025. 3. 10.
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Comparator 설계

전체 코드 링크  Comparator 개념 및 소개Comparator(비교기)는 디지털 시스템에서 두 개의 이진수를 비교하는 기본적인 컴포넌트이다. 비교기는 산술 연산, 정렬 알고리즘, 디지털 회로에서의 의사 결정 과정 등 다양한 분야에서 사용된다.이 글에서는 Cascadable N-bit Comparator와 일반 N-bit Comparator의 설계 및 구현에 대해 설명할 것이다. Comparator(비교기)는 두 개의 이진수를 비교하여 그 상대적 크기를 결정하는 디지털 회로이다.일반적으로 첫 번째 수가 두 번째 수보다 큰지, 작은지 또는 같은지를 나타내는 세 가지 출력을 생성한다. N-bit Comparator :  두 개의  N비트 이진수를 비교하여 어느 수가 큰지, 작은지, 같은지를 출력하는 비..

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• · 2024. 8. 6.
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All Bit Zero/One Detector 설계

전체 코드 링크  All Bit Zero / One Detector의 개념개념All Bit Zero/One Detector는 디지털 회로에서 특정 입력 비트 패턴을 검출하는 데 사용된다.이 회로는 입력 비트가 모두 0이거나 1일 때 이를 검출하여 출력으로 나타내는 기능을 한다.데이터 무결성 검증, 오류 검출, 특정 조건 만족 여부 등을 확인하는 데 활용될 수 있다. All Bit Zero : 모든 비트가 0일 때, 0All Bit One L 모든 비트가 1일 때, 1  All Bit Zero / One Detector 설계 구현All Bit Zero Detector는 모든 입력 비트를 NOR 게이트에 연결하여 구현All Bit One Detector는 모든 입력 비트를 AND 게이트에 연결하여 구현  ..

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• · 2024. 8. 6.
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9 Bit Parity Generator 설계

전체 코드 링크  Parity Bit란? 우선 Parity Bit (패리티 비트) 란 무엇일까?패리티 비트는 시리얼 통신에서 정보가 송신, 수신 되는 과정에서 데이터에 오류가 생겼는지를 검사하기 위해서 사용되는 오류 검출 코드(error detecting code)이다.1로 된 비트들의 개수가 항상 짝수 또는 홀수가 되도록 Byte(바이트)의 끝에 붙인다.   Even Parity Bit (짝수 패리티 비트) : 전체 비트열 내의 비트 1의 개수가 짝수가 되도록 패리티비트를 추가하는 것이다.예시) 8비트 Data 01010001의 경우 1의 개수가 3개로 홀수이므로,         짝수 패리티 비트는 1이 되며 전체 비트는 010100011이 된다.Odd Parity Bit (홀수 패리티 비트) : 전체..

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• · 2024. 7. 15.
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