MNIST MLP Hardware Accelerator - Streamline

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DSD_MNIST_Streamline 프로젝트

프로젝트 개요
본 프로젝트는 MNIST 데이터셋을 기반으로 5계층 구조의 디지털 신호 처리 시스템(DSP)을 FPGA에 구현하는 것입니다.
각 계층은 local_ctrl, PU, temp_bram 구성으로 이루어져 있으며, Zybo Z7-20 보드를 사용합니다.

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CPU vs FPGA 성능 비교

• CPU 처리 시간: 0.000890초 (890,000 ns)
• FPGA 처리 시간: 69.992 ns
• 속도 향상: 약 12.72배 빠름

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시스템 구조

각 계층은 다음 구성요소를 포함합니다:

• local_ctrl: 입력 제어 로직
• PU: 데이터 연산 유닛
• temp_bram: 연산 결과 임시 저장소

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시뮬레이션 결과

각 계층의 시뮬레이션 결과는 아래와 같습니다.

• Layer 1
  
• Layer 2
  
• Layer 3
  
• Layer 4
  
• Layer 5
  

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FPGA 구현 결과

• 설계 결과
  
• 디자인 실행
  
• 리소스 사용량
  
• 타이밍 분석
  
• 전력 분석
  

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결론

DSD_MNIST_Streamline 프로젝트는 MNIST 숫자 분류를 위한 하드웨어 기반 DSP 구조를 성공적으로 설계 및 구현한 사례입니다.
높은 정확도와 빠른 처리 속도를 동시에 달성하며, FPGA를 활용한 CNN 가속기의 가능성을 보여주었습니다.